时钟/数据扇出缓冲器,2:1:15 差分,÷1 / ÷2,ECL / PECL,2.5 V / 3.3 V

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NB100LVEP222 是一款低歪曲率 2:1:15 差分 1 分频/2 分频 ECL 扇出缓冲器,适用于时钟分发。LVECL/LVPECL 输入信号对可用于差分配置或单端(VBB 输出参考旁通并联接一对未使用输入)。可以选择两个全差分时钟输入之一。在由 2、3、4 和 6 个差分对组成的四个输出组中,每组均可独立配置为输入频率的扇出 1X 或 1/2X。当输出组配置为 1 分频模式时,数据也可进行分发。LVEP222 可特别保证低输出-输出歪曲率。优化的设计、布局和处理最大程度降低了器件内和批次与批次之间的歪曲率。此器件是 MC100LVE222 的改善版本,具有更高速度能力且降低了歪曲率。fsel 引脚和 CLK_Sel 引脚为异步控制输入。任何更改都可能导致不确定的输出状态,需要 MR 脉冲来重新同步任何 1/2X 输出(参见图 4)。未使用的输出对应保持未端接(开路)以降低功耗和开关噪声。NB100LVEP222 与大多数 ECL 器件相同,可以 LVPECL 模式,基于正 VCC/VCC0 电源运行。因此,在 2.5/3.3 V 系统中使用 LVEP222 可实现高性能的时钟分发。在 PECL 环境串联或戴维南线路中,通常使用端接,因为它们无需额外的电源。有关使用 PECL 的更多信息,设计人员应参考应用说明 AN1406/D。 有关 SPICE 信号,请参考应用说明 AN1560/D。 仅为此器件提供 VBB 引脚,即内部产生的供应电压。对于单端 LVPECL 输入的情况,将未使用的差分输入联接至 VBB,作为开关参考电压。VBB 还可将 AC 耦合输入重偏置。使用时,通过一个 0.01 uF 电容将 VBB 和 VCC/VCC0 去耦合,并限制电流源或接收 0.5 mA 的电流。不使用时,VBB 应保持开路。

  • Clock Distribution

  • 20 ps Output-to-Output Skew
  • 85 ps Part-to-Part Skew
  • Selectable 1x or 1/2x Frequency Outputs
  • LVPECL Mode Operating Range: VCC= 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • Internal Input Pulldown Resistors
  • Performance Upgrade to ON Semiconductor's MC100LVE222
  • VBB Output

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MSL Type

MSL Temp (°C)

Container Type

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ON Target

Type

Channels

Input / Output Ratio

Input Level

Output Level

VCC Typ (V)

tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

NB100LVEP222MNG

Active

CAD Model

Pb

A

H

P

QFN-52

2

260

JTRAY

260

Y

Buffer

1

2:1:15

CML

ECL

LVDS

ECL

3.3

1

20

0.9

300

1000

-

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