时钟驱动器,1:5 差分,双路 ECL / PECL / HSTL,2.5 V / 3.3 V

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MC100LVEP210 是一款低歪曲率 1:5 双路差分驱动器,在设计时考虑到了时钟分配。如使用 VBB 输出,ECL/PECL 输入信号可以是差分或单端信号。信号被扇出到 5 个相同的差分输出。当 EP210 在 PECL 模式下运行时,可以使用 HSTL 输入。LVEP210 可特别保证低输出对输出歪曲率。优化的设计、布局和处理可最大程度降低器件内和器件之间的歪曲率。为了确保达到严格的歪曲率规范,即使只使用一个输出,差分输出的两端也需要同样端接到 50Ω。如果未使用输出对,则两个输出都可以保持开路状态(未端接),而不影响歪曲率。与大多数其他 ECL 器件一样,MC100LVEP210 可在 PECL 模式下由正向 VCC 电源供电。因此,在 +3.3 V 或 +2.5 V 系统中使用 LVEP210,可实现高性能的时钟分配。单端 CLK 输入运行限于 PECL 模式下 VCC ≤ 3.0 V,或 NECL 模式下 VEE ≤ -3.0 V。设计人员可利用 LVEP210 的性能在背板或主板上分配低歪曲率时钟。在 PECL 环境中,通常使用串行或戴维宁线路终端,因为它们无需额外的电源。有关使用 PECL 的更多信息,设计人员应参考应用注释 AN1406/D。

  • 85 ps Typical Device-to-Device Skew
  • 20 ps Typical Output-to-Output Skew
  • VBBOutput
  • Jitter Less than 1 ps RMS
  • 350 ps Typical Propagation Delay
  • Maximum Frequency >3 Ghz
  • The 100 Series Contains Temperature Compensation
  • PECL and HSTL Mode Operating Range: VCC = 2.375 V to 3.8 V with VEE = 0 V
  • NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
  • Open Input Default State
  • LVDS Input Compatible

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Input Level

Output Level

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tJitterRMS Typ (ps)

tskew(o-o) Max (ps)

tpd Typ (ns)

tR & tF Max (ps)

fmaxClock Typ (MHz)

fmaxData Typ (Mbps)

Reference Price

MC100LVEP210FAG

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Active

CAD Model

Pb

A

H

P

LQFP-32

2

260

JTRAY

250

Y

Buffer

2

1:5

LVDS

ECL

3.3

0.207

25

0.35

250

3000

-

Price N/A

More Details

MC100LVEP210FARG

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LQFP-32

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260

REEL

2000

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