SP110: 0.11 µm标准单元ASIC

• 最小抽线长度：115 nm, 110 nm Leff
• 高达2,000万逻辑门及20 Mb RAM
• 极佳的性能：
  • 450 MHz用于零级18 x 18乘法器
  • 512 x 36 DPRAM 仅2.2 ns延迟
  • 1.2 V内核工作电压
  • 1.2 V、1.5 V、1.8 V、2.5 V、3.3 V及5 V容限I/O单元
  • 1.8 V及2.5 V I/O单元上支持3.3 V容限
  • 3.3 V I/O单元上支持5 V容限
• 功率耗散：9.0 nW/MHz/门(FO=1; VDD=1.2 V)
• 结温度范围：-40°C至125°C
• 成本驱动型架构：
  • 高达9层金属(含RDL)提供极低器件成本
  • 线邦定封装用于中小I/O数量的器件
  • 倒装芯片封装用于I/O数量较多的器件或用于高性能应用
• 丰富的库资源利于快速设计：
  • 提供丰富的Foundation IP数字设计套件(DDK)
    • I/O、存储器编译器及时序产生器
    • 高性能内核库
    • 高密度内核库
    • 低功率内核库
    • 低泄漏内核库
  • 系统IP模块，包括串行解串器、微处理器、存储器接口及USB 2.0
• 丰富的I/O单元选择：
  • LVTTL、LVCMOS、PCI、PCIX-66/100/133 (3.3 V或5 V容限)、SSTL Class I/II (1.5 V, 1.8 V, 2.5 V)、HSTL Class I/II (1.5 V)、LVPECL、LVDS、DCI、CML
  • 单端25 Ω至75 Ω的输出阻抗
  • 50 Ω或75 Ω单端或100 Ω或150 Ω差分I/O
  • 标准版及转换率(slew rate)受限版输出驱动器
• 丰富的存储器支持：
  • 同步单2端口及双端口，高达16 K x 128
  • 专用BIST端口
  • 存储器编译器优化了速度或密度
  • 2048 x 32配置条件下存储器性能达450 MHz
  • 提供可编程ROM
• FPGA转换专用存储器特性：
  • 输出寄存器模式，移位寄存器模式，FIFO模式
  • Xilinx先读后写
  • Xilinx无变化模式
  • Altera MRAM尺寸
• 集成时序产生器及频率合成：
  • 通用锁相环(PLL)套件
  • 压控振荡器(VCO)频率范围为50 MHz至1 GHz
• 高速串行解串器(SerDes)每通道速率高达4 Gbps：
  • 10G以太网
    • 4通道XAUI PHY，每通道工作速率达3.125 Gbps，总数据吞吐率达10 Gbps
    • 提供PCS及MAC层

• EPON
  • 提供PHY，兼容PMA级
• 千兆位以太网(GbE)，速率1.25 Gbps
  • 提供PHY、PCS及MAC层
• 第一代PCI-Express，速率2.5 Gbps
  • 1x、4x或8x通道配置，带PIPE接口
  • 提供链路(Link)及处理层
• SATA2
  • 3 Gbps 1通道PHY及控制器
• 串行Rapid I/O (SRIO)，速率2.5 Gbps
  • 1x、4x通道配置
• 通用高达4 Gbps
• 支持庞大的软IP库，包括以太网功能、微处理器及外设、接口控制器及其它
• 高速并行接口：
  • 速率达667 Mbps的DDR2
  • 高速LVDS接口，速率达1.0 Gbps
• USB 2.0
  • 高速/全速多点OTG控制器
  • 高速UTMI+收发器，带电荷泵
  • 支持软件堆栈
• 广泛的封装选择：
  • 0. 65 mm至1.27 mm间距BGA
  • CSP、QFP、CQFP、TQFP、PLCC、LCC、JLCC
  • 差分对匹配
  • 走线(trace)的阻抗受控
  • 带闪存的堆叠封装
  • 可按要求提供高温老化测试能力
• 丰富的可测试性设计(DFT)方法：
  • 扫描链插入及重排序
  • 存储器模块内建测试(BIST)
  • 自动测试项目生成(ATPG)
  • JTAG边界扫描插入
• ESD保护等级为2,000 V人体模型(HBM), 500 V充电器件模型(CDM), 200 V机器模型(MM)
• 闩锁电流>200 mA @ 125°C
• 提供多层光罩(MLR)
  

第二阶段

• 扩展军事/航空应用支持
  • 扩展温度认证
  • QML认证
• 带子系统的ARM926EJS硬核
• 扩充并行接口
  • DDR2 800 MHz
• 非易失性闪存(NVM)
  • 一次性可编程(OTP)位阵列
• 高性能时钟电路
  • 超低抖动PLL
  • 高性数数字锁相环(DLL)
• 模拟功能，包括模数转换器(ADC)及数模转换器(DAC)

SP110针对用于小至大批量的军事及航空、工业、通信、网络、计算及消费市场的数字ASIC产品。SP110工艺的高性能能力令其非常适用于包括那些需要外部高性能存储器接口、PCI Express、XAUI及千兆位以太网(GbE)串行解串器(SerDes)的高速应用。SP110配以丰富的IP系列支援，适合军需品、雷达系统、航空、安全通信、无线基础设施、工业控制、打印机及信息娱乐系统等应用。安森美半导体的RTL签核(signoff)及网表交递(hand-off)流程支持快速及无缝地获得SP110设计。

独特的110 nm工艺架构
安森美半导体SP110标准单元平台满足众多应用的性能及成本目标，同时避免高开发成本及与更先进技术相关的潜在工艺“过剩”(overkill)。SP110工艺采用110 nm有效门长度设计，故提供比台积电130 nm(G工艺)更佳的性能，同时维持低耗电。 这高密度标准单元架构支持具有竞争力的单片元件定价(piece part pricing)，同时工具成本比台积电的130 nm工具成本低出许多，更远低于90 nm技术的工具成本。

SP110晶圆可以在安森美半导体位于美国本土的晶圆厂或台积电生产。这种双供货源(dual source)能力提供对军事市场至关重要的灵活在岸(on-shore)制造途径,并根据客户需求为亚洲地区的测试及封装厂提供本地支援。

SP110平台包含针对110 nm制造工艺优化的全面系统IP套件，支持多种应用的高级系统集成。

SP110为门数量达2,000万门及容量达2,000 Mb的存储器应用提供高性价比的解决方案。

针对质量标准
SP110提供在美国本土制造的选择，支持包括ITAR、QML及DO-254等规范，符合军事和航空应用的特定质量标准。

为现有产品提供第二供货源
安森美半导体的ASIC至ASIC转换能力使SP110能为现有大批量产品提供高性价比的替代供货源。

FPGA原型设计
安森美半导体基于丰富的FPGA转换经验，能够在单个SP110器件中集成采用FPGA开发原型的ASIC设计，或那些原型部分的设计，或在FPGA及DDR2/3/QDR或串行解串器(SerDes)接口等其它器件之间分割的设计。

安森美半导体也能为客户提供可采用FPGA开发原型的丰富软IP库，进一步简化客户获得高成本竞争力、可量产的低能耗ASIC的流程。

FPGA转换
我们将扩展SP110产品路线图，支持1.2 V FPGA器件，包括：

• 完整I/O
• 存储器特性兼容性
• DLL/PLL等同性

支持安森美半导体ASIC的领先第三方软件平台：

• Cadence®
• Synopsys®
• Mentor Graphics™

安森美半导体设计流程集成了领先的第三方设计工具及安森美半导体的专有工具，为中等规模ASIC提供灵活的设计接口，为ASIC至ASIC转换提供RTL签核、ASIC网表，及为FPGA至ASIC转换提供FPGA设计。安森美半导体方法确保提供紧凑而良好匹配的设计至生产流程。安森美半导体的专职资深工程专家能够在设计流程的任何阶段协助客户。